Wide-Bandwidth Single-Bit Continuous-Time-Sigma-Delta-Modulation for Area- and Power-Efficient A/D Conversion with Low Jitter Sensitivity

Beschreibung

Stetig steigender Bandbreitenbedarf, wachsende Systemkomplexität und hoher Kostendruck erfordern es, intelligente Konsumerprodukte mit Analog Mixed Signal (AMS)-Systems on Chip (SoCs) zu realisieren, die in modernen Ultra Deep Sub-Micron (UDSM) CMOS-Halbleitertechnologien hergestellt werden. Continuous-Time (CT)- ∑Δ-Analog-to-Digital Converters (ADCs) wurden zu einem wichtigen Baustein dieser SoCs, da sie einen exzellenten Kompromiss aus Dynamikbereich, Bandbreite und Verlustleistung bieten. Diese Eigenschaften machten CT-∑Δ-ADCs zur ersten Wahl für Radioschnittstellen in Smartphones.

Weitere Anstrengungen zur Reduktion von Chipfläche und Verlustleistung in dieser Klasse von ADCs sind jedoch für zukünftige Mobilgeräte, wie z.B. tragbaren Computern und intelligenten Sensorschnittstellen für das Internet of Things (IoT) erforderlich, die lange Batterielaufzeiten und trotz hoher Komplexität geringe Produktionskosten aufweisen müssen. Darüber hinaus sind solche Verbesserungen unter den sich stetig verschlechternden Eigenschaften analoger Bauteile aufgrund kleiner werdender Strukturgrößen in digitalen CMOS-Technologien zu erzielen. In dieser Arbeit werden mehrere neuartige Entwurftechniken zur Reduktion der Chipfläche und der Verlustleistung sowie zur Verbesserung der Eigenschaften und der Robustheit gegenüber Takt-Jitter von CT-∑Δ-ADCs auf Architektur- und Transistorebene im Hinblick auf Implementierungen in UDSM-CMOS vorgeschlagen. Zwei Testchips wurden entworfen und hergestellt, um die Wirksamkeit dieser Konzepte zu verifizieren: Ein robuster, im Wesentlichen analoger Single-Bit-CT-∑Δ-ADC neunter Ordnung mit einer sehr hohen Maximum Stable Amplitude (MSA) als ein erster Demonstrator und schließlich ein im Wesentlichen digitaler 0:039 mm2, 1:82 mW CT-∑Δ-ADC dritter Ordnung in 65 nm CMOS mit 10 MHz Bandbreite und 68:6 dB Peak Signal to Noise and Distortion Ratio (SNDRp). Mit einem minimalistischen aktiven Analogteil, der aus nur zehn Invertern besteht, ist dieser zweite Testchip einer der kompaktesten und leistungseffizientesten breitbandigen CT-∑Δ-ADCs, die bisher publiziert wurden.